Cortex-R5

Cortex™-R5 處理器為市場上的實時套用提供高性能解決方案，包括移動基帶、汽車、大容量存儲、工業和醫療市場。該處理器基於 ARMv7R 體系結構。因此，它提供了一種從 Cortex-R4 處理器向上遷移到更高性能的 Cortex-R7 處理器的簡單遷移途徑。

簡介

Cortex-R5

Cortex-R5 處理器擴展了 Cortex-R4 處理器的功能集，支持在可靠的實時系統中獲得更高級別的系統性能、提高效率和可靠性並加強錯誤管理。這些系統級功能包括高優先權的低延遲外設連線埠 (LLPP) 和加速器一致性連線埠 (ACP)，前者用於快速外設讀寫，後來用於提高效率並與外部數據源達成更可靠的高速快取一致性。

工藝

Cortex-R5 處理器於 2010 年推出，通過性能和新功能的完美平衡填補了 Cortex-R4 處理器的不足之處。Cortex-R5 處理器是為基於 90 nm 至 28 nm 的高級晶片工藝的實現而設計的，此外其設計重點在於提升能效、實時回響性、高級功能和簡化系統設計。

基於 40 nm G 工藝，Cortex-R5 處理器可以實現以將近 1 GHz 的頻率運行，此時它可提供 1,500 Dhrystone MIPS 的性能。該處理器提供高度靈活且有效的雙周期本地記憶體接口，使 SoC 設計者可以最大限度地降低系統成本和功耗。

Cortex-R5 處理器集成了許多高級系統級功能來幫助進行軟體開發，並提高安全性和企業系統方面的可靠性。這些功能中包括一個全新的低延遲外設連線埠 (LLPP)，該連線埠是一個一致性接口，允許 Cortex-R5 高速快取與智慧型外設正在傳輸的數據保持完全同步，同時增強擴展到所有處理器接口的 ECC 支持。

特點

特點	說明
微體系結構	帶指令預取、分支預測和所選雙指令執行功能的八階段管道。載入存儲、MAC、移位 ALU、除法和浮點的並行執行路徑。1.66 Dhrystone MIPS/MHz。硬體除法器。與 ARM9、ARM11、Cortex-R4 和 Cortex-R7 嵌入式處理器的二進制兼容性。
指令集	具有 Thumb®-2 和 Thumb 的 ARMv7-R 體系結構。DSP 擴展。帶有僅單精度配置選項的可選浮點單元。
高速快取控制器	具有可選的集成指令和數據高速快取控制器的哈佛記憶體體系結構。從 4 到 64 KB 的可配置高速快取大小。高速快取行是回寫的或是透寫的。
緊密耦合記憶體	可選緊密耦合記憶體接口。TCM 用於具有高確定性或低延遲的、可能無法很好地回響高速快取的套用，例如中斷服務例程的指令代碼和需要密集處理的數據。一或兩個邏輯 TCM（A 和 B）可用於任意混合的代碼和數據。 TCM 大小最高可達 8 MB。TCM B 具有兩個物理連線埠 B0 和 B1，用於交叉傳輸傳入的 DMA 數據流。
中斷接口	標準中斷 IRQ 和不可禁止的快速中斷 FIQ 輸入與 VIC 中斷控制器矢量連線埠一起提供。如果需要更複雜的基於優先權的中斷處理，還可以使用 GIC 中斷控制器。該處理器包括低延遲中斷技術，該技術允許中斷較長的多周期指令並將其重新啟動。在某些情況下，還會推遲冗長的記憶體訪問。最壞情況中斷回響可能低至 20 個只使用 FIQ 的周期。
記憶體保護單元	可選 MPU 可配置十二個或十六個區域的屬性，每個區域都具有低至 32 位元組的解析度。區域可以重疊，編號最高的區域具有最高優先權。
浮點單元	可選浮點單元 (FPU) 實現具有 16 個雙精度暫存器且符合 IEEE754 的 ARM 矢量浮點體系結構 VFPv3。FPU 性能已針對單精度計算進行了最佳化，並且還完全支持雙精度（可選）。運算包括加、減、乘、除、乘積累加、平方根、定點和浮點之間的轉換，以及浮點常數指令。
ECC	針對具有 ECC 位的高速快取和/或 TCM 記憶體的可選單位錯誤更正和雙位錯誤檢測。處理器將自動更正單位軟錯誤。還可在所有外部接口上實施 ECC 保護。
奇偶校驗	對高速快取和/或 TCM 中奇偶校驗位錯誤檢測的可選支持。
主 AXI 匯流排	2 級記憶體和外設訪問的 64 位 AMBA® AXI 匯流排主設備。
從屬 AXI 匯流排	可選 64 位 AMBA AXI 匯流排從屬設備連線埠允許 DMA 主設備訪問雙連線埠 TCM B 接口，以使數據可以快速流入或流出處理器。
低延遲外設連線埠 (LLPP)	一種專用的 32 位 AMBA （AXI 和可選 AHB）連線埠，用於將延遲敏感型外設與處理器更緊密地集成到一起。
加速器一致性連線埠 (ACP)	一種 64 位 AXI 輔助連線埠，支持處理器和外部智慧型外設（如 DMA 控制器、乙太網或 Flexray 接口）保持一致。
調試	提供了調試訪問連線埠。可以使用 DK-R5 擴展其功能。
跟蹤	提供了適合連線到 CoreSight 嵌入式跟蹤宏單元的接口。
雙核	一種雙處理器配置，適用於以鎖步方式實現冗餘 Cortex-R5 CPU 而獲得可靠的容錯/故障檢測系統的，或者是獨立運行的雙核，每個核心都使用自己的匯流排接口、中斷等執行自己的程式。